Claude의 RTL 디버깅 활용1학기 디지털시스템설계 수업 중 진행한 term project에서 SRCNN 8×4 Streamline 가속기 과제를 담당하였습니다.그 과정에서 Claude에게 RTL 질문을 꽤 많이 하게 되었습니다. Line Buffer를 BRAM으로 바꿔야 하는지, valid는 왜 어긋나는지, PU2를 둘로 나누는 편이 나은지 같은 문제들이었습니다.답변은 빠르게 나왔습니다. 그런데 실제 Vivado 설정을 보지 못한 상태에서 latency를 단정하거나, target FPGA와 맞지 않는 자원 추정을 내놓는 경우도 있었죠. 그래서 답변을 바로 코드에 반영하지는 않았습니다. 확인할 후보를 먼저 뽑고, waveform과 Vivado report에서 하나씩 지워가는 식으로 사용했습니다. SR..